공부 합시다아아

● PCie - 슬롯 형태의 양방향 직렬 통신 방식 (버전에 따라 속도가 다르다) -1,4,8,16 Lane 이 있다 - Gen 2 : 1 Lane 당 500MB/s - Gen 3 : 1 Lane 당 약 1GB/s - Gen 4 : 1 lane 당 약 2GB/s ● PCi - PCIe 이전에 나온 병렬 형태의 통신 (PCIe 보다 느리다) ● PCie Switch - HUB 처럼 PCIe Lane을 확장 시켜준다. 문어발 식으로 달 수도 있다. ● PCIe/??? Bridge - PCIe가 아닌 다른 버스와의 연결을 시켜준다. Ex)PCIe/PCI, PCIe/Gbe

HW/정보 2021. 8. 10. 18:31

원인) mm 규격으로 1005, 1608, 2012, 3216 사이즈가 많이 쓰인다. 그런데 inch 규격중에도 1005, 0402, 0603 처럼 mm와 동일한 숫자의 사이즈가 있다. 하지만 mm 단위로 바꾸면 다른 사이즈가 된다. 0402 -> 1005 0603 -> 1608 0805 -> 2012 특히 1005 와 0603은 mm 와 inch 에 둘다 있으므로 헷갈리지 않게 주의 한다. 결과) 0603 써있길래 inch 인줄 알고 1608(mm) 발주 냈는데 0603(mm) 자재였다.

HW/실수 모음 2021. 7. 29. 13:27

1. RS232 => 2,3,5(GND) 3개 핀 사용 => 0~5V 사용, 통신속도가 늦고, 통신거리 짧고, 노이즈가 타기 쉽다. 하지만 쉽고 싸다. 2. RS422 -> RS232처럼 핀맵이 정해져 있지 않다. Tx+,Tx-,Rx+,Rx-,GND 총 5핀 사용하며 매번 회로도에서 핀맵을 확인하자. (고정인 줄 알고 루프백 커넥터 만들었다가 작동 안된적이 있었다.) => 1.2km 통신 가능, 노이즈에 강함, 1: N 통신 가능 3. SDLC 통신 -> 422과 유사한 형태로 있다. 하지만 422과 다르게 CTx+, CTx-, CRx+, CRx- 4핀이 더해져서 총 8핀을 쓴다. 클럭이 들어가기 때문에 Seiral USART 통신 1) 다중채널 구성가능 2) Interface 수정 가능 3) SoC F..

HW/정보 2021. 7. 13. 17:22

- TTL : 0.4 ~ 2.4V - CMOS : 0.5 ~ 4.5V - PECL : 3.3 ~ 4.0V - LVPECL : 1.7 ~ 2.4V - LDVS : 1.0 ~ 1.4V - HCSL : 0 ~ 0.75V * 자세한 적용 방식은 데이터시트 참조 (터미네이션 저항 등등 해당 통신을 회로에 적용시 회로 구성 예시 있음)

HW/정보 2021. 7. 13. 17:17

* XMC SDLC 보드가 CPB에선 인식이 되고, VPX6C5에선 인식이 안되는 상황. 1. XMC REF_CLK 측정 - XMC SDLC 보드에 100M 클럭을 보내주는지 확인 측정결과) 이상없음, 100M 측정됨 - XMC SDLC 보드에 들어오는 XMC_REFCLK (HCSL) 와 FPGA_REF_CLK (LVDS) 확인 측정결과) 이상없음, HCSL (0~0.75V), LVDS (1.0~1.4V) 측정됨 2) CLK 타이밍 측정 - REF CLK -> DONE 신호 -> RESET 신호의 순서인지 확인 측정결과) REF CLK -> DONE 신호 -> RESET 신호의 순서 확인 3) 터미네이션 저항 (종단저항) 바꾸기 이전에 설계한 보드들을 참고하여 터미네이션 저항 값 바꾸기 (REF_CLK ..

HW/디버깅 2021. 6. 28. 09:39